بررسی وابستگی زمانی ولتاژ آستانه ترانزیستور به میزان غلظت ناخالصی زیر لایه در ترانزیستورهای UTBB تمام تخلیه سیلیکون روی عایق

در این مقاله به بررسی ساختار ترانزیستورهای با بدنه و لایه اکسید مدفونشده بسیار نازک و وابستگی تغییرات ولتاژ آستانه ترانزیستور به میزان غلظت ناخالصی زیرلایه میپردازیم. این افزاره با قرار گرفتن یک لایه اکسید در بستر ادوات بالک به دست می آید. زیرلایه و لایه عایق در این ادوات باعث ایجاد یک گیت دوم به عنوان گیت پشتی میشود. در اینجا با محاسبه ی زمان تاخیر موردنیاز برای رسیدن چگالی الکترونها به 90 درصد مقدار نهایی، وابستگی ولتاژ آستانه به غلظت ناخالصی زیر لایه بررسی شد و نتیجه گرفتیم هنگامیکه ولتاژ خاصی به گیت جلویی اعمال میشود میزان غلظت بستر، بر زمان رسیدن چگالی الکترونهای ناحیه کانال، به مقدار موردنظر ندارد؛ اما زمانی که یک ولتاژ خاص به گیت پشتی اعمال میشود این زمان متاثر از میزان ناخالصی زیرلایه میشود و هر چه میزان ناخالصی زیر لایه افزایش یابد زمان تاخیر کمتر خواهد بود. برای ولتاژهای مثبت این تاخیر بسیار چشمگیر است به نحویکه برای غلظت زیر لایه برابر3- cm 1015 زمان تاخیر 1 میکروثانیه است و برای غلظت زیرلایه برابر 3- cm10 18 این زمان به 0,03 نانوثانیه کاهش می یابد.

کلیدواژه ها:

غلظت زیرلایه ، چگالی الکترونها ، ولتاژ آستانه ، تمام تخلیه ، سیلیکون روی عایق ، گیت پشتی ، UTBB